FPGA開発セミナーvol.18 （2023/01/25）

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January 25, 23

#fpga #fpga開発 #fpga開発シリーズ #FPGA #Chisel #Verilog #テスト #ハードウェア開発

スライド概要

フィックスターズならではの「FPGA」に関する高速化手法、効率的な開発ノウハウ、苦労話などについてお話しいたします。

＜講演内容＞

1．本講演～テストとノウハウ編：FPGA の論理を Chisel でゴリゴリ開発してみた話～
前回に続き、 Chisel でのテストのやり方と細かいノウハウについてお伝えします。
一般的に論理回路を記述するには VHDL や Verilog が使われますが、メジャーなプログラミング言語の開発支援環境と比較して貧弱であることは否めません。
高位合成ではなく、クロック単位での論理をゴリゴリ書きたいけれど、 VHDL も Verilog も書きたくない。
そこで、UC Berkeley が開発している Chisel3 を用いて開発を行った経験をもとに、テストのやり方や、開発のノウハウをお伝えしたいと思います。

2．Lightning Talk！
1）10 Things Every (Fixstars’) FPGA Engineer Should Know
2）ZynqMP SoCで楽しむエッジコンピューティング～RTLプログラミングのススメ～

・当社技術ブログ記事：　https://proc-cpuinfo.fixstars.com/

・フィックスターズグループ／セミナー一覧：　https://www.fixstars.com/ja/seminar

・フィックスターズのFPGAシステム開発：　https://www.fixstars.com/ja/services/fpga

株式会社フィックスターズ

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フィックスターズは、コンピュータの性能を最大限に引き出すソフトウェア開発のスペシャリストです。車載、産業機器、金融、医療など、幅広い分野での開発経験があります。また、ディープラーニングや機械学習などの最先端技術にも力を入れています。並列化や最適化技術を駆使して、マルチコアCPU、GPU、FPGA、量子アニーリングマシンなど、さまざまなハードウェアでソフトウェアを高速化するサービスを提供しています。さらに、長年の経験から培ったハードウェアの知識と最適化ノウハウを活かし、高精度で高性能なアルゴリズムの開発も行っています。　　　　　　・開催セミナー一覧：https://www.fixstars.com/ja/seminar　　・技術ブログ：https://proc-cpuinfo.fixstars.com/

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各ページのテキスト

[beta]

Chisel と Verilog の簡易比較
Verilog
port 宣言

Chisel

module X (
[1:0] a,
コメント：switch input
is でいいのでは？
output [2:0] b
私：switch is は );default がない
三項演算子連打

logic x;

コメント： 次のように書けばいい
assign x = c1 ? a1:
c2 ? a2:
x := defaultValue
c3 ? a3:
switch～～
x_default;

val io = IO( new Bundle {
val a = Input(UInt(2.W))
val b = Output(UInt(3.W))
})
指摘に気が付いてなくてすみません
val x = WireInit( xDefault )
when(c1) { x := a1 }
when(c2) { x := a2 }
when(c3) { x := a3 }
MuxCaseというのもあるにはある

switch 文

instance 化

case (state)
X:
endcase

when().elsewhen().otherwise が良い

my_module i1 (
.x(x),
.y(y)
);

val i1 = Module(new MyModule)
i1.io.x := x
i1.io.y := y

MuxLookupやswitch-is があるにはあるが…

Copyright© Fixstars Group

switch is を好まない理由 switch 構文は本質的に実装忘れに気が付けないから x := defaultX y := defaultY switch(cnd) { is (CND1) { x := 1.U y := 1.U } when(cnd === CND1) { x := 1.U y := 1.U }.elsewhen(cnd === CND2) { x := 2.U //y := 2.U 実装忘れ }.otherwise { x := defaultX y := defaultY } is (CND2) { x := 2.U // y := 2.U 実装忘れ } } yに未定義はないのでコンパイルエラーなし yの未定義を検知してコンパイルエラー Copyright© Fixstars Group

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Chisel でテストを作る波形を取得する為に「testOnly * – -DwriteVcd=1」を実行コマンドの意味は、全てのテスト実行する（* のワイルドカード）。オプションとしてwriteVcd=1（波形ファイルの書き出し）を渡すということ test_run_dirに「〇_should_●」ディレクトリがありその中に vcd ファイルが保存される GTKWave などで波形を確認してください Copyright© Fixstars Group

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Chisel assertion rose とかの関数はあって便利だけど、もっと System Verilog の謎記法（↓）チックに書けないの？ property foobar; @(posedge clk) endproperty $rose(valid) |=> foo; FOOBAR : assert property(foobar); chiselverify を使えばポートに関しては書けそう？ https://github.com/chiselverify/chiselverify Copyright© Fixstars Group

https://github.com/chiselverify/chiselverify

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ChiselVerify：追記セミナー御担当の方は既にご存じかもしれませんが、 Chisel で Test - ChiselVerify https://github.com/chiselverify/ のような活動もあるようです。御参考になるようでしたら幸いです。やばい、System Verilogの並列アサーションもどきとしか書いてないじゃないのちょっと README 読んできます Copyright© Fixstars Group

https://github.com/chiselverify/

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ChiselVerify：何ができるの？ ※ 実際に動かして試したわけじゃないです（これ書いてるの1/24 21:51ですもん） ● Chiselテストの便利関数提供 ○ ○ ○ ● ファンクショナルカバレッジ ■ 3p 前で謎記法もどきと言ってるやつ制約付きランダム検証機能 ■ System Verilog の rand + constraint と同等と思われる AXI4 バス操作関数比較動作検証機能の提供（と思われる） ○ モデル動作として作った RTL や Software の出力と同じ結果になるかどうかの比較検証をするための機能だと思う ■ マイコン開発してた時に「C++ の概念実装」と「Verilogで作ったRTL」の出力比較をするテストベンチを DPI-C で作ったことがありますが、それっぽい気がする間違いあったら指摘お願いします Copyright© Fixstars Group

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Chisel のテストを Verilator で実行論路規模が大きくなってくると、 FIRRTL のシミュレーションでは時間がかかる遅いと思ったら Verilator でシミュレーションすることを検討すると良い .withAnnotations(Seq(VerilatorBackendAnnotation)) Verilator のコンパイルに時間はかかるけど、シミュレーションは早い Copyright© Fixstars Group

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Verilator がおかしくなったら Verilator が成功するはずのテストで何故か失敗することがある - Verilator は失敗するが FIRRTL は成功するポート名などを変更しても VCD に反映されないそもそも VCD 波形が出ない一度 sbt を終了し、以下のディレクトリを削除するとうまくいく（場合がある） - target ディレクトリ（target chisel/target） - test_run_dir ディレクトリ何が・どれが悪いのかはよくわからない Copyright© Fixstars Group

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Chisel でテストメリット ● 書くのが簡単 ○ shell script とか用意しなくても実行集計すぐできる ○ エディタの補完が効くのは偉大 ● 外部のライブラリなどをそのまま使える ○ CRC計算の結果があってるかとか、一度ファイルに出すとかせずにライブラリ呼び出した結果を直接使える ● Scala の強力な構文が色々使える ○ for とか ○ match とか Copyright© Fixstars Group

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Chisel でテストデメリット ● 書くのが辛い ○ Verilog で言ってしまえば、テストベンチの initial 内で全部のテストを記述するようなもの ○ always の様な時間の並列化や、 @(posedge 信号) みたいな記述が簡単にできない ○ 内部の信号に簡単にアクセスできない ● マルチドメインクロックのテストが辛い ○ RTL 側は withClock で CDC は割と簡単に書ける ○ テスト側はテストベンチのクロック単位でしか時間が進まないので CDC が書けない ■ 私はテストベンチ用モジュールでカウンタを使ってクロックを作るようなやり方で記述した ● it should “” の単位でテストを実行できない（やり方がわからない） ○ VSCode のGUIからはできるのだけども…tag というのを使えばできる？ ○ （波形を見たい時に困ってます） ● 入力がクロックの立ち下がりに同期してるのが辛い ○ 信号が増えると目がバグるのでエッジをそろえないでほしい… Copyright© Fixstars Group

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Chisel でテストまとめ ● Chisel でテストする方法について ○ 基本的には poke で値を突っ込んで expect で確認 ■ peek〇で値として読みだすこともできます ○ assert を使えば毎クロック勝手にチェック可能 ● Chisel のテストを Verilator で走らせる方法について ○ VerilatorBackendAnnotation をつける ○ よく変になるので target ディレクトリとtest_run_dir を削除して sbt 再起動 ● Chisel のメリット・デメリット ○ 割とテスト書くのしんどい Copyright© Fixstars Group

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論理どうやって設計してる？ ● VSCode ○ 昨今独り勝ち状態のエディタ。Atomさん… ● Markdown ○ いわずもがな ● mermaid ○ 状態遷移図作成等に利用 ○ GitHub で Markdown に埋め込んでそのまま表示できる ○ VSCode には Markdown Preview Mermaid Support を導入すれば Markdown に組み込める ■ https://marketplace.visualstudio.com/items?itemName=bierner.markdown-mermaid ● Draw.io ○ HTML5/JavaScript で作られた Visio みたいなもの ○ VSCode では Draw.io Integration で VSCode 上で使うことができる ■ https://marketplace.visualstudio.com/items?itemName=hediet.vscode-drawio ○ *.drawio.svg という拡張子にして保存すれば、Markdown に組み込めて、Draw.io で編集できるので便利 Copyright© Fixstars Group

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論理どうやって設計してる？ ● WaveDrom ○ https://wavedrom.com/editor.html ○ 美しいタイミング図が作れる ○ 最近はこれが使われていることが多い印象 ■ 正直タイミング図を書くならこれ一択 ■ GitHub 対応してくれないかな… でも書くの面倒くさい ※個人の感想です。用法容量を守って正しくお使いください Copyright© Fixstars Group

https://wavedrom.com/editor.html

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論理どうやって設計してる？ ● タイミングチャート清書サービス ○ 何も考えずに書ける ○ https://dora.bk.tsukuba.ac.jp/~takeuchi/?%E3%82%BD%E3%83%95%E3%83%88%E3%82%A6%E3%82%A7%E3 %82%A2%2F%E3%82%BF%E3%82%A4%E3%83%9F%E3%83%B3%E3%82%B0%E3%83%81%E3%83%A3%E3%83 %BC%E3%83%88%E6%B8%85%E6%9B%B8%E3%82%B5%E3%83%BC%E3%83%93%E3%82%B9 30 Copyright© Fixstars Group

https://dora.bk.tsukuba.ac.jp/~takeuchi/?ソフトウェア/タイミングチャート清書サービス

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論理どうやって設計してる？ ● タイミングチャート清書サービス（改造） ○ こんな感じに2カラム化して出力ファイル名を変えれるようにしてる ○ SVG の先頭にオリジナルデータが格納されてるので復元できるようにしてる ○ SVG なので Markdown でそのまま表示できる。便利 ○ 信号名で幅の調整しないと見切れるのは如何なものか… ■ タイミグチャート清書サービス記法→WaveDrom→SVG の仕組みを作ろうと思い早や幾年 Copyright© Fixstars Group

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Chisel と IO Bundle チュートリアルでは、入出力が反転するポートは Flipped を使って書かれる val primary = new HogeBundle val secondary = Flipped(new HogeBundle) Stream の様に入出力がはっきりしてる Bundle なら覚えやすいが、複雑な Bundle になってくるとどちらで反転するのかわからなくなる Copyright© Fixstars Group 39

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Chisel と IO Bundle 結局 SystemVerilog の modport をまねる形に落ち着いた class HogeBundle extends Bundle { val moge = Output(略) val piyo = Input(略) } object HogeBundle { def apply() = new HogeBundle def ctrl = new HogeBundle def func = Flipped(new HogeBundle) } val func = HogeBundle.func 40 val ctrl = HogeBundle.ctrl Copyright© Fixstars Group

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Chisel ノウハウまとめ ● FFの作り方 ○ RegNextPair という object を作って使ってます ● 内部信号にアクセスする悲劇 ○ private val を使いましょう ○ 面倒なら { } で囲いましょう ● IO Bundle の Flipped ○ 結局 SystemVerilog の modport は良いスタイルだと思う Copyright© Fixstars Group

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Chisel は救いになるか。 ● 個人的には Verilog よりもずっと好きだし、書いていて楽しい ● 趣味用途には今日からの使用をお勧めします ● 仕事に使えるかどうかは、微妙 ○ 万人が使える物ではない ■ 非プログラマとプログラマで書きあがるコードに大きな差が確実に出る ○ エラーがきつい ○ 保証がないことにどう向き合うか？ ● 既存モジュール接続のためのグルーロジックとしては仕事に使える ○ 読める程度の Verilog コードしか出てこないなら問題は何もない ● 小さなロジックで社外に出ないコードなら活用可能 Copyright© Fixstars Group

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最後に ● Scala の資産を容易に取り込めるのは強い ○ 一方で、 Scala の上に構築されているが故の問題点があるのも事実 ● メタプログラミング的な話もしたかったけど、時間足りないので削った ○ バグなのか、自分のミスなのかもわからないことが多いので手を出さない方が賢明 ● 私が思う Chisel の最大の成果は FIRRTL ○ そして時代は LLVM-CIRCT へ ○ 今後もっと LLVM-CIRCT を介してトランスパイルする言語が増えると面白いですね ● Chisel は今後も安泰？ ○ お金の流れ的に十分安泰。後はユーザー数の問題かと ○ むろん、JavaScript で言う Chisel = CoffeeScript で今後 TypeScript が出てくる可能性も ■ でも、 CoffeeScript は今でも俺たちの心の中で輝いてるよね？ぜひ Chisel を使ってみましょう！ Copyright© Fixstars Group

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